Design Documents
프로젝트의 배경, FSM 구조, Verilog 코드, testbench와 simulation 분석을 단계별로 정리한 문서입니다.
01. Project Overview
기본 Traffic Signal Controller와 개선 방향.
문서 열기02. FSM Design
7-state Moore FSM, 출력 encoding과 전이 규칙.
문서 열기03. Verilog Code Explanation
State register, next-state logic, counter와 output logic.
문서 열기04. Testbench Design
입력 시나리오와 기능별 검증 구성.
문서 열기05. Simulation Analysis
Vivado behavioral simulation 파형 분석.
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