Verilog Source Code
아래 버튼을 누르면 페이지 이동 없이 VS Code형 창에서 전체 Verilog 파일을 확인할 수 있습니다.
Design Source
Testbench
Code Flow
Clock and reset
→ State register
→ Next-state combinational logic
→ Moore output logic
→ Testbench stimulus
→ Vivado behavioral simulation