References
이 페이지는 프로젝트를 이해하고 재현하는 데 필요한 내부 문서와 기술 배경을 정리합니다.
프로젝트 내부 자료
- 설계 상세보기
- FSM Design
- Verilog Code Explanation
- Testbench Design
- Simulation Analysis
- Design Source
- Testbench Source
기술 배경
- Verilog HDL module, parameter, reg/wire, procedural block
- Moore finite-state machine structure
- State register, next-state combinational logic, output logic separation
- Non-blocking assignment in clocked always blocks
- Counter-based timing limitation
- Testbench stimulus and behavioral simulation
- Vivado waveform-based functional verification
프로젝트에서의 역할
| Reference Area | Project Role |
|---|---|
| Basic traffic-light FSM | S0–S4 normal cycle baseline |
| Moore FSM | Current-state-based traffic-light output |
| Counter logic | Country Road Green time limitation |
| Priority logic | Emergency and night-mode ordering |
| Testbench | Functional scenario verification |
| Vivado simulation | State, counter, input and output waveform analysis |
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